LAPORAN AKHIR PERCOBAAN 1 FLIP FLOP

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [kembali]

2. Alat dan Bahan [kembali]

Saat pratikum:

a.Panel DL 2203D

b.Panel DL 2203C

c.Panel DL 2203S

Gambar 2.1. Modul De Lorenzo

d. Jumper

Gambar 2.2. Jumper

Pada Proteus:

1. IC 74LS112 (JK filp flop)

Gambar 2.3. IC 74LS112

2. IC 7474 (D Flip Flop)

Gambar 2.4. IC 747

3. Power DC

Gambar 2.5. Power DC

4. Switch (SW-SPDT)

Gambar 2.6. Switch

5. Logicprobe

Gambar 2.7. Logic Probe

3. Rangkaian Simulasi [kembali]

4. Prinsip Kerja Rangkaian [kembali]

JK Flip Flop

Flip-flop J-K adalah pengembangan dari flip-flop R-S. Untuk memastikan outputnya sesuai dengan tabel kebenaran J-K, input R-S harus dinonaktifkan. Jika input R-S (salah satunya atau keduanya) aktif, outputnya akan mengikuti tabel kebenaran R-S. Dalam rangkaian di atas, input R-S berlogika aktif rendah (active low), jadi untuk menonaktifkannya, kita harus memasukkan nilai 1.

Output J-K flip-flop berubah saat sinyal clock mengalami fall time, yaitu transisi dari logika tinggi (1) ke logika rendah (0). J-K flip-flop memiliki kondisi toggle, di mana outputnya akan menjadi kebalikan dari output sebelumnya. Kondisi ini terjadi ketika input J dan K keduanya bernilai 1.

D Flip Flop

Rangkaian flip-flop D mirip dengan R-S flip-flop, tetapi ada gerbang NOT yang dipasang pada input R-nya. Sama seperti J-K flip-flop, input R-S pada D flip-flop juga harus dinonaktifkan agar outputnya sesuai dengan tabel kebenaran D flip-flop.

Output D flip-flop berubah saat sinyal clock mengalami rise time, yaitu transisi dari logika rendah (0) ke logika tinggi (1). Rangkaian D flip-flop tidak memiliki kondisi toggle.

5. Video Rangkaian [kembali]